AiP74HC123

The AiP74HC/HCT194 is a 4-bit bidirectional universal shift register.

The AiP74HC/HCT196 is a presettable decade and binary counter. Output Q0 is connected to input CP1(—) for BCD count. Output Q3 is connected to input CP0(—) for bi-quinary count. In the counting modes, state changes are initiated by the falling edge of the clock.

The AiP74HC/HCT196 is a presettable decade and binary counter. Output Q0 is connected to input CP1(—) for BCD count. Output Q3 is connected to input CP0(—) for bi-quinary count. In the counting modes, state changes are initiated by the falling edge of the clock.

The AiP74HC/HCT240 is an 8-bit inverting buffer/line driver with 3-state outputs. The device can be used as two 4-bit buffers or one 8-bit buffer. The device features two output enables (1OE(—) and 2OE(—)), each controlling four of the 3-state outputs. A HIGH on nOE(—) causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC

The AiP74HC/HCT240 is an 8-bit inverting buffer/line driver with 3-state outputs. The device can be used as two 4-bit buffers or one 8-bit buffer. The device features two output enables (1OE(—) and 2OE(—)), each controlling four of the 3-state outputs. A HIGH on nOE(—) causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT241 is an 8-bit buffer/line driver with 3-state outputs. The device can be used as two 4-bit buffers or one 8-bit buffer. The device features two output enables (1OE(—) and 2OE), each controlling four of the 3-state outputs. A HIGH on 1OE(—) or LOW on 2OE causes the associated outputs to assume a high-impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC. The AiP74HC/HCT241 device features reduced input threshold levels to allow interfacing to TTL logic levels.

The AiP74HC/HCT241 is an 8-bit buffer/line driver with 3-state outputs. The device can be used as two 4-bit buffers or one 8-bit buffer. The device features two output enables (1OE(—) and 2OE), each controlling four of the 3-state outputs. A HIGH on 1OE(—) or LOW on 2OE causes the associated outputs to assume a high-impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC. The AiP74HC/HCT241 device features reduced input threshold levels to allow interfacing to TTL logic levels.

The AiP74HC/HCT243 are quad bus transceivers featuring non-inverting 3-state bus compatible outputs in both send and receive directions. They are designed for 4-line asynchronous 2-way data communications between data buses. The output enable inputs (OE(—)A and OEB) can be used to isolate the buses.

The AiP74HC/HCT243 are quad bus transceivers featuring non-inverting 3-state bus compatible outputs in both send and receive directions. They are designed for 4-line asynchronous 2-way data communications between data buses. The output enable inputs (OE(—)A and OEB) can be used to isolate the buses.

The AiP74HC/HCT244 is an 8-bit buffer/line driver with 3-state outputs. The device can be used as two 4-bit buffers or one 8-bit buffer. The device features two output enables (1OE(—) and 2OE(—)), each controlling four of the 3-state outputs. A HIGH on nOE(—) causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT244 is an 8-bit buffer/line driver with 3-state outputs. The device can be used as two 4-bit buffers or one 8-bit buffer. The device features two output enables (1OE(—) and 2OE(—)), each controlling four of the 3-state outputs. A HIGH on nOE(—) causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC245는 3상 출력을 갖는 8비트 트랜시버입니다. 이 장치는 출력 활성화(OE —) 및 송수신(DIR) 신호를 통해 방향을 제어할 수 있습니다. OE — 신호가 HIGH로 켜지면 출력은 고임피던스 OFF 상태가 됩니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동하도록 설계되었습니다.

The AiP74HC/HCT247 feature active-low outputs designed for driving common-anode LEDs or incandescent indicators directly. Display patterns for BCD input counts above 9 are unique symbols to authenticate input conditions.

AiP74HCT245는 3상 출력을 갖는 8비트 트랜시버입니다. 이 장치는 출력 활성화(OE —) 및 송수신(DIR) 기능을 통해 방향을 제어할 수 있습니다.

The AiP74HC/HCT248 feature active-low outputs designed for driving common-cathode LEDs or incandescent indicators directly. Display patterns for BCD input counts above 9 are unique symbols to authenticate input conditions.

AiP74HC138은 세 개의 이진 가중 주소 입력(A0, A1 및 A2)을 디코딩하여 8개의 상호 배타적인 출력을 생성합니다.Y(—)0에서 Y(—)7).

The AiP74HC/HCT251 is an 8-bit multiplexer with eight binary inputs (I0 to I7), three select inputs (S0 to S2) and an output enable input (OE(—)). The select inputs select one of the eight binary inputs and route it to the complementary outputs (Y and Y(—)). A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HCT138은 세 개의 이진 가중 주소 입력(A0, A1 및 A2)을 디코딩하여 8개의 상호 배타적인 출력을 생성합니다.Y(—)0에서 Y(—)7).

The AiP74HC/HCT251 is an 8-bit multiplexer with eight binary inputs (I0 to I7), three select inputs (S0 to S2) and an output enable input (OE(—)). The select inputs select one of the eight binary inputs and route it to the complementary outputs (Y and Y(—)). A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HCT597은 입력 플립플롭이 있는 8비트 시프트 레지스터입니다.

The AiP74HC/HCT259 is an 8-bit addressable latch. The device features four modes of operation. In the addressable latch mode, data on the D input is written into the latch addressed by the inputs A0 to A3. The addressed latch will follow the data input, non-addressed latches will retain their previous states. In memory mode, all latches retain their previous states and are unaffected by the data or address inputs. In the 3-to-8 decoding or demultiplexing mode, the addressed output follows the D input and all other outputs are LOW. In the reset mode, all outputs are forced LOW and unaffected by the data or address inputs. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HCT597은 입력 플립플롭이 있는 8비트 시프트 레지스터입니다.

The AiP74HC/HCT259 is an 8-bit addressable latch. The device features four modes of operation. In the addressable latch mode, data on the D input is written into the latch addressed by the inputs A0 to A3. The addressed latch will follow the data input, non-addressed latches will retain their previous states. In memory mode, all latches retain their previous states and are unaffected by the data or address inputs. In the 3-to-8 decoding or demultiplexing mode, the addressed output follows the D input and all other outputs are LOW. In the reset mode, all outputs are forced LOW and unaffected by the data or address inputs. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC는 2입력 쿼드 NOR 게이트입니다. 입력에는 클램프 다이오드가 포함되어 있습니다.

The AiP74HC/HCT266 contains four independent 2-input XNOR Gates with open-drain outputs

AiP74HCT02는 2입력 쿼드 NOR 게이트입니다. 입력에는 클램프 다이오드가 포함되어 있습니다.

The AiP74HC/HCT266 contains four independent 2-input XNOR Gates with open-drain outputs

그만큼 AiP74HC166은 8비트 직렬 또는 병렬 입력/직렬 출력 시프트 레지스터입니다.

The AiP74HC/HCT273 is an octal positive-edge triggered D-type flip-flop. The device features clock (CP) and master reset (MR(—)) inputs. The outputs Qn will assume the state of their corresponding Dn inputs that meet the set-up and hold time requirements on the LOW-to-HIGH clock (CP) transition. A LOW on MR(—) forces the outputs LOW independently of clock and data inputs. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

그만큼 AiPHCT166은 8비트 직렬 또는 병렬 입력/직렬 출력 시프트 레지스터입니다.

The AiP74HC/HCT273 is an octal positive-edge triggered D-type flip-flop. The device features clock (CP) and master reset (MR(—)) inputs. The outputs Qn will assume the state of their corresponding Dn inputs that meet the set-up and hold time requirements on the LOW-to-HIGH clock (CP) transition. A LOW on MR(—) forces the outputs LOW independently of clock and data inputs. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

그만큼 AiP74HCT123은 고속 Si 게이트 CMOS 소자이며 핀 호환성이 있습니다. 저전력 쇼트키 TTL(LSTTL)을 사용합니다.

The AiP74HC/HCT279 is a quad RS latches

그만큼 AiP74HC123은 고속 Si 게이트 CMOS 소자이며 핀 호환성이 있습니다. 저전력 쇼트키 TTL(LSTTL)을 사용합니다.

The AiP74HC/HCT279 is a quad RS latches

AiP74HC125는 출력 활성화 입력(n)에 의해 제어되는 3상태 출력을 갖춘 쿼드 버퍼/라인 드라이버입니다.OE(—)).

The AiP74HC/HCT280 is a 9-bit parity generator or checker. Both even and odd parity outputs are available. The even parity output (PE) is HIGH when an even number of data inputs (I0 to I8) is HIGH. The odd parity output (PO) is HIGH when an odd number of data inputs are HIGH. Expansion to larger word sizes is accomplished by tying the even outputs (PE) of up to nine parallel devices to the final stage data inputs. Inputs include clamp diodes. It enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HCT125는 출력 활성화 입력(n)에 의해 제어되는 3상태 출력을 갖춘 쿼드 버퍼/라인 드라이버입니다.OE(—)).

The AiP74HC/HCT280 is a 9-bit parity generator or checker. Both even and odd parity outputs are available. The even parity output (PE) is HIGH when an even number of data inputs (I0 to I8) is HIGH. The odd parity output (PO) is HIGH when an odd number of data inputs are HIGH. Expansion to larger word sizes is accomplished by tying the even outputs (PE) of up to nine parallel devices to the final stage data inputs. Inputs include clamp diodes. It enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC390은 4개의 독립적인 클럭 섹션으로 나뉜 듀얼 4비트 십진 리플 카운터입니다.

The AiP74HC/HCT283 adds two 4-bit binary words (An plus Bn) plus the incoming carry (CIN). The binary sum appears on the sum outputs (S1 to S4) and the out-going carry (COUT) according to the equation: CIN+(A1+B1)+2(A2+B2)+4(A3+B3)+8(A4+B4)==S1+2S2+4S3+8S4+16COUT Where (+) = plus. Due to the symmetry of the binary add function, the AiP74HC/HCT283 can be used with either all active HIGH operands (positive logic) or all active LOW operands (negative logic). In case of all active LOW operands the results S1 to S4 and COUT should be interpreted also as active LOW. With active HIGH inputs, CIN must be held LOW when no carry in is intended. Interchanging inputs of equal weight does not affect the operation, thus CIN, A1, B1 can be assigned arbitrarily to pins 5, 6, 7, etc.

AiP74HCT390은 4개의 독립적인 클럭 섹션으로 나뉜 듀얼 4비트 십진 리플 카운터입니다.

The AiP74HC/HCT283 adds two 4-bit binary words (An plus Bn) plus the incoming carry (CIN). The binary sum appears on the sum outputs (S1 to S4) and the out-going carry (COUT) according to the equation: CIN+(A1+B1)+2(A2+B2)+4(A3+B3)+8(A4+B4)==S1+2S2+4S3+8S4+16COUT Where (+) = plus. Due to the symmetry of the binary add function, the AiP74HC/HCT283 can be used with either all active HIGH operands (positive logic) or all active LOW operands (negative logic). In case of all active LOW operands the results S1 to S4 and COUT should be interpreted also as active LOW. With active HIGH inputs, CIN must be held LOW when no carry in is intended. Interchanging inputs of equal weight does not affect the operation, thus CIN, A1, B1 can be assigned arbitrarily to pins 5, 6, 7, etc.

AiP74HC157은 공통 데이터 선택 입력(S)의 제어 하에 두 소스에서 4비트의 데이터를 선택하는 쿼드 2입력 멀티플렉서입니다.

The AiP74HC/HCT365 is a hex buffer/line driver with 3-state outputs controlled by the output enable inputs (OE(—)n). A HIGH on OE(—)n causes the outputs to assume a high impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HCT157은 공통 데이터 선택 입력(S)의 제어 하에 두 소스에서 4비트의 데이터를 선택하는 쿼드 2입력 멀티플렉서입니다.

The AiP74HC/HCT365 is a hex buffer/line driver with 3-state outputs controlled by the output enable inputs (OE(—)n). A HIGH on OE(—)n causes the outputs to assume a high impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC164는 8비트 직렬 입력/병렬 출력 시프트 레지스터입니다. e AiP74HC/HCT164는 8비트 직렬 입력/병렬 출력 시프트 레지스터입니다. 이 장치는 두 개의 직렬 데이터 입력 단자를 갖추고 있습니다.입력(DSA 및 DSB), 8개의 병렬 데이터 출력(Q0~Q7). 입력(DSA 및 DSB), 8개의 병렬 데이터 출력(Q0~Q7).

The AiP74HC/HCT366 is a hex inverting buffer/line driver with 3-state outputs controlled by the output enable inputs (OE(—)n). A HIGH on OE(—)n causes the outputs to assume a high impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HCT164는 8비트 직렬 입력/병렬 출력 시프트 레지스터입니다.

The AiP74HC/HCT366 is a hex inverting buffer/line driver with 3-state outputs controlled by the output enable inputs (OE(—)n). A HIGH on OE(—)n causes the outputs to assume a high impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC48은 공통 애노드 LED 또는 백열 표시등을 직접 구동하도록 설계된 액티브 로우 출력을 특징으로 합니다.

The AiP74HC/HCT367 is a hex buffer/line driver with 3-state outputs controlled by the output enable inputs (nOE(—)). A HIGH on nOE(—) causes the outputs to assume a high impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT367 is a hex buffer/line driver with 3-state outputs controlled by the output enable inputs (nOE(—)). A HIGH on nOE(—) causes the outputs to assume a high impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC/HCT237은 3-8 라인 디코더이자 디멀티플렉서이며, 3개의 주소 입력(An)에 래치가 있습니다.

The AiP74HC/HCT373 is an octal D-type transparent latch with 3-state outputs. The device features latch enable (LE) and output enable (OE(—)) inputs. When LE is HIGH, data at the inputs enter the latches. In this condition the latches are transparent, a latch output will change each time its corresponding D-input changes. When LE is LOW the latches store the information that was present at the inputs a set-up time preceding the HIGH-to-LOW transition of LE. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the latches. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HCT237은 3-8 라인 디코더이자 디멀티플렉서이며, 3개의 주소 입력(An)에 래치가 있습니다.

The AiP74HC/HCT373 is an octal D-type transparent latch with 3-state outputs. The device features latch enable (LE) and output enable (OE(—)) inputs. When LE is HIGH, data at the inputs enter the latches. In this condition the latches are transparent, a latch output will change each time its corresponding D-input changes. When LE is LOW the latches store the information that was present at the inputs a set-up time preceding the HIGH-to-LOW transition of LE. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the latches. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC/HCT238은 세 개의 이진 가중 주소 입력(A0, A1 및 A2)을 디코딩하여 8개의 상호 배타적인 출력(Y0~Y7)을 생성합니다.

The AiP74HC/HCT374 is an octal positive-edge triggered D-type flip-flop with 3-state outputs. The device features a clock (CP) and output enable (OE(—)) inputs. The flip-flops will store the state of their individual D-inputs that meet the set-up and hold time requirements on the LOW-to-HIGH clock (CP) transition. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the flip-flops. Inputs also include clamp diodes, this enables the use of current limiting resistors to interface inputs to voltages in excess of VCC. The AiP74HCT374 features reduced input threshold levels to allow interfacing to TTL logic levels.

AiP74HC/HCT238은 세 개의 이진 가중 주소 입력(A0, A1 및 A2)을 디코딩하여 8개의 상호 배타적인 출력(Y0~Y7)을 생성합니다.

The AiP74HC/HCT374 is an octal positive-edge triggered D-type flip-flop with 3-state outputs. The device features a clock (CP) and output enable (OE(—)) inputs. The flip-flops will store the state of their individual D-inputs that meet the set-up and hold time requirements on the LOW-to-HIGH clock (CP) transition. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the flip-flops. Inputs also include clamp diodes, this enables the use of current limiting resistors to interface inputs to voltages in excess of VCC. The AiP74HCT374 features reduced input threshold levels to allow interfacing to TTL logic levels.

AiP74HC257은 3상태 출력을 갖는 쿼드 2입력 멀티플렉서입니다.

The AiP74HC/HCT393 is a dual 4-stage binary ripple counter.

AiP74HC/HCT257은 3상태 출력을 갖는 쿼드 2입력 멀티플렉서입니다.

The AiP74HC/HCT393 is a dual 4-stage binary ripple counter.

The AiP74HC/HCT540 is an 8-bit inverting buffer/line driver with 3-state outputs. The device features two output enables (OE(—)1 and OE(—)2). A HIGH on OE(—)n causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT540 is an 8-bit inverting buffer/line driver with 3-state outputs. The device features two output enables (OE(—)1 and OE(—)2). A HIGH on OE(—)n causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT541 is an octal non-inverting buffer/line driver with 3-state outputs. The device features two output enables (OE(—)1 and OE(—)2). A HIGH on OE(—)n causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT541 is an octal non-inverting buffer/line driver with 3-state outputs. The device features two output enables (OE(—)1 and OE(—)2). A HIGH on OE(—)n causes the outputs to assume a high-impedance OFF-state. Inputs include clamp diodes that enable the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT563 is an 8-bit D-type transparent latch with 3-state inverting outputs. The device features latch enable (LE) and output enable (OE(—)) inputs. When LE is HIGH, data at the inputs enter the latches. In this condition the latches are transparent, a latch output will change each time its corresponding D-input changes. When LE is LOW the latches store the information that was present at the inputs a set-up time preceding the HIGH-to-LOW transition of LE. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the latches. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT563 is an 8-bit D-type transparent latch with 3-state inverting outputs. The device features latch enable (LE) and output enable (OE(—)) inputs. When LE is HIGH, data at the inputs enter the latches. In this condition the latches are transparent, a latch output will change each time its corresponding D-input changes. When LE is LOW the latches store the information that was present at the inputs a set-up time preceding the HIGH-to-LOW transition of LE. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the latches. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT573 is an 8-bit D-type transparent latch with 3-state outputs. The device features latch enable (LE) and output enable (OE(—)) inputs. When LE is HIGH, data at the inputs enter the latches. In this condition the latches are transparent, a latch output will change each time its corresponding D-input changes. When LE is LOW the latches store the information that was present at the inputs a set-up time preceding the HIGH-to-LOW transition of LE. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the latches. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT573 is an 8-bit D-type transparent latch with 3-state outputs. The device features latch enable (LE) and output enable (OE(—)) inputs. When LE is HIGH, data at the inputs enter the latches. In this condition the latches are transparent, a latch output will change each time its corresponding D-input changes. When LE is LOW the latches store the information that was present at the inputs a set-up time preceding the HIGH-to-LOW transition of LE. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the latches. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The AiP74HC/HCT574 is an octal positive-edge triggered D-type flip-flop with 3-state outputs. The device features a clock (CP) and output enable (OE(—)) inputs. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the flip-flops.

The AiP74HC/HCT574 is an octal positive-edge triggered D-type flip-flop with 3-state outputs. The device features a clock (CP) and output enable (OE(—)) inputs. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the flip-flops.

The AiP74HC589 device consists of an 8−bit storage latch which feeds parallel data to an 8−bit shift register.Inputs include clamp diodes. It enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

The 74HC594/74HCT594 is an 8-bit serial-in/serial or parallel-out shift register with a storage register.

The AiP74HC/HCT595 is an 8-bit serial-in/serial or parallel-out shift register with a storage register and 3-state outputs. Both the shift and storage register have separate clocks. The device features a serial input (DS) and a serial output (Q7S) to enable cascading and an asynchronous reset MR(—) input. A LOW on MR(—) will reset the shift register. Data is shifted on the LOW-to-HIGH transitions of the SHCP input. The data in the shift register is transferred to the storage register on a LOW-to-HIGH transition of the STCP input. If both clocks are connected together, the shift register will always be one clock pulse ahead of the storage register. Data in the storage register appears at the output whenever the output enable input (OE(—)) is LOW. A HIGH on OE(—) causes the outputs to assume a high-impedance OFF-state. Operation of the OE(—) input does not affect the state of the registers. Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to voltages in excess of VCC.

AiP74HC1G126 및 AiP74HCT1G126은 3상태 출력을 갖춘 비반전 버퍼/라인 드라이버입니다..

AiP74HC/HCT00은 2입력 쿼드 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT00은 2입력 쿼드 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT01은 오픈 드레인 출력을 갖춘 4개의 독립적인 2입력 NAND 게이트를 포함합니다.

AiP74HC/HCT01은 오픈 드레인 출력을 갖춘 4개의 독립적인 2입력 NAND 게이트를 포함합니다.

AiP74HC/HCT03은 오픈 드레인 출력을 갖는 쿼드 2입력 NAND 게이트입니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동할 수 있습니다.

AiP74HC/HCT03은 오픈 드레인 출력을 갖는 쿼드 2입력 NAND 게이트입니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동할 수 있습니다.

AiP74HC/HCT04는 헥스 인버터입니다. 입력단에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT04는 헥스 인버터입니다. 입력단에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT05는 6개의 인버터를 포함합니다. AiP74HC/HCT05의 출력은 오픈 드레인 방식이며, 다른 오픈 드레인 출력과 연결하여 액티브 로우 유선 OR 또는 액티브 하이 유선 AND 기능을 구현할 수 있습니다. 오픈 드레인 출력은 정상적인 작동을 위해 풀업 저항이 필요합니다.

AiP74HC/HCT05는 6개의 인버터를 포함합니다. AiP74HC/HCT05의 출력은 오픈 드레인 방식이며, 다른 오픈 드레인 출력과 연결하여 액티브 로우 유선 OR 또는 액티브 하이 유선 AND 기능을 구현할 수 있습니다. 오픈 드레인 출력은 정상적인 작동을 위해 풀업 저항이 필요합니다.

AiP74HC/HCT06에는 6개의 인버터가 포함되어 있습니다. AiP74HC/HCT06의 출력은 오픈 드레인 방식입니다. 오픈 드레인 출력은 정상적인 작동을 위해 풀업 저항이 필요합니다.

AiP74HC/HCT07에는 6개의 버퍼가 있습니다. AiP74HC/HCT07의 출력은 오픈 드레인 방식이며, 다른 오픈 드레인 출력과 연결하여 액티브 로우 유선 OR 또는 액티브 하이 유선 AND 연산을 구현할 수 있습니다. 오픈 드레인 출력은 정상적인 작동을 위해 풀업 저항이 필요합니다.

AiP74HC/HCT07에는 6개의 버퍼가 있습니다. AiP74HC/HCT07의 출력은 오픈 드레인 방식이며, 다른 오픈 드레인 출력과 연결하여 액티브 로우 유선 OR 또는 액티브 하이 유선 AND 연산을 구현할 수 있습니다. 오픈 드레인 출력은 정상적인 작동을 위해 풀업 저항이 필요합니다.

AiP74HC/HCT08은 2입력 쿼드 AND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT08은 2입력 쿼드 AND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT10은 3개의 입력 단자를 가진 트리플 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT10은 3개의 입력 단자를 가진 트리플 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT11은 3개의 입력이 있는 트리플 AND 게이트입니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동하도록 설계되었습니다. 입력 레벨:AiP74HC11의 경우: CMOS 레벨AiP74HCT11의 경우: TTL 레벨  -40℃ ~ +125℃ 범위로 지정됨  포장 정보: DIP14/SOP14/TSSOP14

AiP74HC/HCT11은 3개의 입력 단자를 가진 트리플 AND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT13은 슈미트 트리거 입력이 있는 4입력 NAND 게이트 2개를 제공합니다.

AiP74HC/HCT13은 슈미트 트리거 입력이 있는 4입력 NAND 게이트 2개를 제공합니다.

AiP74HC/HCT14는 슈미트 트리거 입력이 있는 헥스 인버터입니다. 이 장치는 입력 임계값을 낮춰 TTL 로직 레벨과의 인터페이스를 지원합니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 VCC 이상의 전압에 입력을 연결할 수 있습니다. 슈미트 트리거 입력은 느리게 변화하는 입력 신호를 선명하고 지터가 없는 출력 신호로 변환합니다.

AiP74HC/HCT14는 슈미트 트리거 입력이 있는 헥스 인버터입니다. 이 장치는 입력 임계값을 낮춰 TTL 로직 레벨과의 인터페이스를 지원합니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 VCC 이상의 전압에 입력을 연결할 수 있습니다. 슈미트 트리거 입력은 느리게 변화하는 입력 신호를 선명하고 지터가 없는 출력 신호로 변환합니다.

AiP74HC/HCT20은 듀얼 4입력 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT20은 듀얼 4입력 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT21은 4입력 AND 연산 기능을 제공합니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동하도록 설계되었습니다.

AiP74HC/HCT21은 4입력 AND 연산 기능을 제공합니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동하도록 설계되었습니다.

AiP74HC/HCT27은 3개의 입력이 있는 트리플 NOR 게이트입니다. 입력단에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력단을 VCC보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT27은 3개의 입력이 있는 트리플 NOR 게이트입니다. 입력단에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력단을 VCC보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT30은 8입력 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT30은 8입력 NAND 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT32는 2입력 쿼드 OR 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT32는 2입력 쿼드 OR 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT42는 1/10 BCD-10진수 디코더입니다. 4개의 BCD 입력(0A~3A)을 받아들이고 10개의 상호 배타적인 출력(0Y(-)~9Y(-))을 제공합니다. 논리 설계에 따라 입력에 9보다 큰 이진 코드가 가해지면 모든 출력이 HIGH가 됩니다. 최상위 입력(3A)은 1/8 디코더로 사용할 때 유용한 인히빗 기능을 제공합니다. 3A 입력은 8출력 디멀티플렉서 애플리케이션에서 데이터 입력으로도 사용할 수 있습니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT42는 1/10 BCD-10진수 디코더입니다. 4개의 BCD 입력(0A~3A)을 받아들이고 10개의 상호 배타적인 출력(0Y(-)~9Y(-))을 제공합니다. 논리 설계에 따라 입력에 9보다 큰 이진 코드가 가해지면 모든 출력이 HIGH가 됩니다. 최상위 입력(3A)은 1/8 디코더로 사용할 때 유용한 인히빗 기능을 제공합니다. 3A 입력은 8출력 디멀티플렉서 애플리케이션에서 데이터 입력으로도 사용할 수 있습니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT47은 공통 애노드 LED 또는 백열 표시등을 직접 구동하도록 설계된 액티브 로우 출력을 제공합니다. BCD 입력 카운트가 9를 초과하는 경우, 입력 조건을 인증하기 위한 고유한 기호로 표시 패턴이 나타납니다.

AiP74HC/HCT73은 개별 J, K, 클록(nCP(—)) 및 리셋(nR(—)) 입력을 특징으로 하는 이중 네거티브 에지 트리거 JK형 플립플롭입니다. 또한 보완 Q 및 Q(—) 출력도 있습니다.

AiP74HC/HCT73은 개별 J, K, 클록(nCP(—)) 및 리셋(nR(—)) 입력을 특징으로 하는 이중 네거티브 에지 트리거 JK형 플립플롭입니다. 또한 보완 Q 및 Q(—) 출력도 있습니다.

AiP74HC/HCT74는 이중 양의 에지 트리거 방식의 D형 플립플롭입니다. 각각 데이터(nD), 클록(nCP), 세트(nS(—)D), 리셋(nR(—)D) 입력과 상보적인 nQ 및 nQ(—) 출력을 갖습니다. nD 입력에 입력된 데이터는 클록이 LOW에서 HIGH로 전환될 때 필요한 설정 시간 및 유지 시간을 충족해야 하며, 플립플롭에 저장되어 nQ 출력으로 출력됩니다. 클록 입력의 슈미트 트리거 동작으로 인해 클록의 상승 및 하강 시간이 느린 경우에도 회로가 안정적으로 작동합니다. 입력에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적인 동작을 보장합니다.

AiP74HC/HCT74는 이중 양의 에지 트리거 방식의 D형 플립플롭입니다. 각각 데이터(nD), 클록(nCP), 세트(nS(—)D), 리셋(nR(—)D) 입력과 상보적인 nQ 및 nQ(—) 출력을 갖습니다. nD 입력에 입력된 데이터는 클록이 LOW에서 HIGH로 전환될 때 필요한 설정 시간 및 유지 시간을 충족해야 하며, 플립플롭에 저장되어 nQ 출력으로 출력됩니다. 클록 입력의 슈미트 트리거 동작으로 인해 클록의 상승 및 하강 시간이 느린 경우에도 회로가 안정적으로 작동합니다. 입력에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적인 동작을 보장합니다.

AiP74HC/HCT76은 듀얼 JK 플립플롭(프리셋 및 클리어 기능 포함)입니다.

AiP74HC/HCT76은 듀얼 JK 플립플롭(프리셋 및 클리어 기능 포함)입니다.

AiP74HC/HCT85는 거의 모든 길이로 확장 가능한 4비트 크기 비교기입니다. 이 비교기는 두 개의 4비트 이진 코드, BCD 코드 또는 기타 단조 코드를 비교하고 세 가지 가능한 크기 결과(QA>B, QA=B 및 QA)를 출력합니다.B, IA=B 및 IAB, QA=B 및 QA를 연결하여 유닛을 직렬로 연결할 수 있습니다.

AiP74HC/HCT85는 거의 모든 길이로 확장 가능한 4비트 크기 비교기입니다. 이 비교기는 두 개의 4비트 이진 코드, BCD 코드 또는 기타 단조 코드를 비교하고 세 가지 가능한 크기 결과(QA>B, QA=B 및 QA)를 출력합니다.B, IA=B 및 IAB, QA=B 및 QA를 연결하여 유닛을 직렬로 연결할 수 있습니다.

AiP74HC/HCT86은 2입력 쿼드 XLR(Exclusive-OR) 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT86은 2입력 쿼드 XLR(Exclusive-OR) 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT86은 2입력 쿼드 XLR(Exclusive-OR) 게이트입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 전압보다 높은 전압에 연결할 수 있습니다.

AiP74HC/HCT93은 4비트 바이너리 리플 카운터입니다.

AiP74HC/HCT93은 4비트 바이너리 리플 카운터입니다.

AiP74HC/HCT95는 4비트 병렬 액세스 시프트 레지스터입니다.

AiP74HC/HCT95는 4비트 병렬 액세스 시프트 레지스터입니다.

AiP74HC/HCT107은 개별 J, K, 클록(nCP(—)) 및 리셋(nR(—)) 입력을 특징으로 하는 이중 네거티브 에지 트리거 JK형 플립플롭입니다. 또한 보완 Q 및 Q(—) 출력도 있습니다.

AiP74HC/HCT107은 개별 J, K, 클록(nCP(—)) 및 리셋(nR(—)) 입력을 특징으로 하는 이중 네거티브 에지 트리거 JK형 플립플롭입니다. 또한 보완 Q 및 Q(—) 출력도 있습니다.

AiP74HC/HCT112는 이중 네거티브 에지 트리거 방식의 JK 플립플롭입니다.

AiP74HC/HCT112는 이중 네거티브 에지 트리거 방식의 JK 플립플롭입니다.

AiP74HC/HCT126은 출력 활성화 입력(nOE)으로 제어되는 3상 출력을 갖는 쿼드 버퍼/라인 드라이버입니다. nOE가 LOW이면 출력은 고임피던스 OFF 상태가 됩니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT126은 출력 활성화 입력(nOE)으로 제어되는 3상 출력을 갖는 쿼드 버퍼/라인 드라이버입니다. nOE가 LOW이면 출력은 고임피던스 OFF 상태가 됩니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT132는 슈미트 트리거 입력이 있는 쿼드 2입력 NAND 게이트입니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동할 수 있습니다. 슈미트 트리거 입력은 느리게 변화하는 입력 신호를 선명하고 지터 없는 출력 신호로 변환합니다.

AiP74HC/HCT132는 슈미트 트리거 입력이 있는 쿼드 2입력 NAND 게이트입니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력 전압이 VCC를 초과하는 경우에도 안정적으로 작동할 수 있습니다. 슈미트 트리거 입력은 느리게 변화하는 입력 신호를 선명하고 지터 없는 출력 신호로 변환합니다.

AiP74HC/HCT139는 두 개의 이진 가중 주소 입력(nA0, nA1)을 디코딩하여 네 개의 상호 배타적인 출력(nY(-)0 ~ nY(-)3)을 생성합니다. 각 디코더에는 인에이블 입력(nE(-))이 있습니다. nE(-)가 HIGH이면 모든 출력이 강제로 HIGH가 됩니다. 인에이블 입력은 1 대 4 역다중화기 애플리케이션에서 데이터 입력으로 사용할 수 있습니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT139는 두 개의 이진 가중 주소 입력(nA0, nA1)을 디코딩하여 네 개의 상호 배타적인 출력(nY(-)0 ~ nY(-)3)을 생성합니다. 각 디코더에는 인에이블 입력(nE(-))이 있습니다. nE(-)가 HIGH이면 모든 출력이 강제로 HIGH가 됩니다. 인에이블 입력은 1 대 4 역다중화기 애플리케이션에서 데이터 입력으로 사용할 수 있습니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT145는 BCD를 십진수로 변환하는 디코더/드라이버입니다.

AiP74HC/HCT145는 BCD를 십진수로 변환하는 디코더/드라이버입니다.

AiP74HC/HCT147 9입력 우선순위 인코더는 9개의 활성 LOW 입력에서 데이터를 받습니다.이 장치들은 십진수 '0'을 암묵적으로 사용하여 10줄을 4줄로 우선순위 인코딩하는 기능을 제공합니다.9개의 데이터 입력이 모두 HIGH일 때 "0"이 인코딩되어 4개의 출력이 모두 HIGH가 됩니다.

AiP74HC/HCT147 9입력 우선순위 인코더는 9개의 활성 LOW 입력에서 데이터를 받습니다.이 장치들은 십진수 '0'을 암묵적으로 사용하여 10줄을 4줄로 우선순위 인코딩하는 기능을 제공합니다.9개의 데이터 입력이 모두 HIGH일 때 "0"이 인코딩되어 4개의 출력이 모두 HIGH가 됩니다.

AiP74HC/HCT148은 8개의 데이터 라인을 3라인(4-2-1) 이진수(8진수)로 인코딩합니다. 외부 회로 없이 8진수 확장이 가능하도록 캐스케이딩 회로(입력 활성화(EI) 및 출력 활성화(EO))가 제공됩니다. 데이터 입력 및 출력은 낮은 논리 레벨에서 활성화됩니다.

AiP74HC/HCT148은 8개의 데이터 라인을 3라인(4-2-1) 이진수(8진수)로 인코딩합니다. 외부 회로 없이 8진수 확장이 가능하도록 캐스케이딩 회로(입력 활성화(EI) 및 출력 활성화(EO))가 제공됩니다. 데이터 입력 및 출력은 낮은 논리 레벨에서 활성화됩니다.

AiP74HC/HCT151은 8개의 바이너리 입력(I0~I7), 3개의 선택 입력(S0~S2) 및 활성화 입력(E(—))을 갖춘 8비트 멀티플렉서입니다. 선택 입력을 통해 8개의 바이너리 입력 중 하나가 선택되어 보완 출력(Y 및 Y(—))으로 출력됩니다. E(—)에 HIGH가 입력되면 출력 Y는 LOW가 되고 출력 Y(—)는 HIGH가 됩니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC를 초과하는 전압에 연결될 수 있습니다.

AiP74HC/HCT151은 8개의 바이너리 입력(I0~I7), 3개의 선택 입력(S0~S2) 및 활성화 입력(E(—))을 갖춘 8비트 멀티플렉서입니다. 선택 입력을 통해 8개의 바이너리 입력 중 하나가 선택되어 보완 출력(Y 및 Y(—))으로 출력됩니다. E(—)에 HIGH가 입력되면 출력 Y는 LOW가 되고 출력 Y(—)는 HIGH가 됩니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC를 초과하는 전압에 연결될 수 있습니다.

AiP74HC/HCT153은 4입력 듀얼 멀티플렉서입니다. 이 장치는 독립적인 인에이블 입력(nE(—))과 공통 데이터 선택 입력(S0 및 S1)을 갖추고 있습니다. 각 멀티플렉서에서 선택 입력은 4개의 바이너리 입력 중 하나를 선택하여 멀티플렉서 출력(nY)으로 전달합니다. E(—)에 HIGH가 입력되면 해당 멀티플렉서 출력은 LOW가 됩니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT153은 4입력 듀얼 멀티플렉서입니다. 이 장치는 독립적인 인에이블 입력(nE(—))과 공통 데이터 선택 입력(S0 및 S1)을 갖추고 있습니다. 각 멀티플렉서에서 선택 입력은 4개의 바이너리 입력 중 하나를 선택하여 멀티플렉서 출력(nY)으로 전달합니다. E(—)에 HIGH가 입력되면 해당 멀티플렉서 출력은 LOW가 됩니다. 입력에는 클램프 다이오드가 포함되어 있어 전류 제한 저항을 사용하여 입력이 VCC보다 높은 전압에 연결되도록 할 수 있습니다.

AiP74HC/HCT154는 4-16 라인 디코더/디멀티플렉서입니다.

AiP74HC/HCT154는 4-16 라인 디코더/디멀티플렉서입니다.

AiP74HC/HCT156은 듀얼 2-to-4 디코더/디멀티플렉서입니다.

AiP74HC/HCT156은 듀얼 2-to-4 디코더/디멀티플렉서입니다.

AiP74HC/HCT160은 내부 예측 캐리 기능을 갖춘 동기식 프리셋 가능 10진 카운터입니다. 모든 플립플롭이 클록(CP)의 상승 에지에서 동시에 클록 신호를 받도록 설계되어 동기식 동작을 구현합니다. 카운터의 출력(Q0~Q3)은 HIGH 또는 LOW로 프리셋할 수 있습니다. 병렬 활성화 입력(PE(—))이 LOW이면 카운팅 동작이 비활성화되고 데이터 입력(D0~D3)의 데이터가 클록의 상승 에지에서 카운터로 로드됩니다. 프리셋은 카운트 활성화 입력(CEP 및 CET)의 레벨과 관계없이 수행됩니다. 마스터 리셋 입력(MR(—))이 LOW이면 입력 핀 CP, PE(—), CET 및 CEP의 레벨과 관계없이 Q0~Q3이 LOW로 설정됩니다(따라서 비동기식 클리어 기능을 제공합니다). 예측 캐리 기능은 카운터의 직렬 연결을 간소화합니다. 카운팅을 위해서는 CEP와 CET 모두 HIGH여야 합니다. CET 입력은 터미널 카운트 출력(TC)을 활성화하기 위해 피드포워드됩니다. 이렇게 활성화된 TC 출력은 Q0의 HIGH 출력과 거의 동일한 지속 시간을 가진 HIGH 출력 펄스를 생성합니다. 이 펄스는 다음 캐스케이드 단계를 활성화하는 데 사용할 수 있습니다. 캐스케이드 카운터의 최대 클록 주파수는 다음 공식에 따라 CP에서 TC로의 전파 지연과 CEP에서 CP로의 설정 시간에 의해 결정됩니다.fmax=1/(tP(max)(CP에서 TC까지)+tSU(CEP에서 CP까지))입력단에는 클램프 다이오드가 포함되어 있습니다. 이를 통해 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT160은 내부 예측 캐리 기능을 갖춘 동기식 프리셋 가능 10진 카운터입니다. 모든 플립플롭이 클록(CP)의 상승 에지에서 동시에 클록 신호를 받도록 설계되어 동기식 동작을 구현합니다. 카운터의 출력(Q0~Q3)은 HIGH 또는 LOW로 프리셋할 수 있습니다. 병렬 활성화 입력(PE(—))이 LOW이면 카운팅 동작이 비활성화되고 데이터 입력(D0~D3)의 데이터가 클록의 상승 에지에서 카운터로 로드됩니다. 프리셋은 카운트 활성화 입력(CEP 및 CET)의 레벨과 관계없이 수행됩니다. 마스터 리셋 입력(MR(—))이 LOW이면 입력 핀 CP, PE(—), CET 및 CEP의 레벨과 관계없이 Q0~Q3이 LOW로 설정됩니다(따라서 비동기식 클리어 기능을 제공합니다). 예측 캐리 기능은 카운터의 직렬 연결을 간소화합니다. 카운팅을 위해서는 CEP와 CET 모두 HIGH여야 합니다. CET 입력은 터미널 카운트 출력(TC)을 활성화하기 위해 피드포워드됩니다. 이렇게 활성화된 TC 출력은 Q0의 HIGH 출력과 거의 동일한 지속 시간을 가진 HIGH 출력 펄스를 생성합니다. 이 펄스는 다음 캐스케이드 단계를 활성화하는 데 사용할 수 있습니다. 캐스케이드 카운터의 최대 클록 주파수는 다음 공식에 따라 CP에서 TC로의 전파 지연과 CEP에서 CP로의 설정 시간에 의해 결정됩니다.fmax=1/(tP(max)(CP에서 TC까지)+tSU(CEP에서 CP까지))입력단에는 클램프 다이오드가 포함되어 있습니다. 이를 통해 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT161은 내부 예측 캐리 기능을 갖춘 동기식 프리셋 가능 바이너리 카운터입니다. 모든 플립플롭이 클록(CP)의 상승 에지에서 동시에 클록킹되도록 설계되어 동기식 동작을 구현합니다. 카운터의 출력(Q0~Q3)은 HIGH 또는 LOW로 프리셋할 수 있습니다. 병렬 활성화 입력(PE(—))이 LOW이면 카운팅 동작이 비활성화되고 데이터 입력(D0~D3)의 데이터가 클록의 상승 에지에서 카운터로 로드됩니다. 프리셋은 카운트 활성화 입력(CEP 및 CET)의 레벨과 관계없이 수행됩니다. 마스터 리셋 입력(MR(—))이 LOW이면 입력 핀 CP, PE(—), CET 및 CEP의 레벨과 관계없이 Q0~Q3이 LOW로 설정됩니다(따라서 비동기식 클리어 기능을 제공합니다). 예측 캐리 기능은 카운터의 직렬 연결을 간소화합니다. 카운팅을 위해서는 CEP와 CET가 모두 HIGH여야 합니다. CET 입력은 터미널 카운트 출력(TC)을 활성화하기 위해 피드포워드됩니다. 이렇게 활성화된 TC 출력은 Q0의 HIGH 출력과 거의 동일한 지속 시간을 가진 HIGH 출력 펄스를 생성합니다. 이 펄스는 다음 캐스케이드 단계를 활성화하는 데 사용할 수 있습니다. 캐스케이드 카운터의 최대 클록 주파수는 다음 공식에 따라 CP에서 TC로의 전파 지연과 CEP에서 CP로의 설정 시간에 의해 결정됩니다.fmax=1/(tP(max)(CP에서 TC까지)+tSU(CEP에서 CP까지))입력단에는 클램프 다이오드가 포함되어 있습니다. 이를 통해 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT161은 내부 예측 캐리 기능을 갖춘 동기식 프리셋 가능 바이너리 카운터입니다. 모든 플립플롭이 클록(CP)의 상승 에지에서 동시에 클록킹되도록 설계되어 동기식 동작을 구현합니다. 카운터의 출력(Q0~Q3)은 HIGH 또는 LOW로 프리셋할 수 있습니다. 병렬 활성화 입력(PE(—))이 LOW이면 카운팅 동작이 비활성화되고 데이터 입력(D0~D3)의 데이터가 클록의 상승 에지에서 카운터로 로드됩니다. 프리셋은 카운트 활성화 입력(CEP 및 CET)의 레벨과 관계없이 수행됩니다. 마스터 리셋 입력(MR(—))이 LOW이면 입력 핀 CP, PE(—), CET 및 CEP의 레벨과 관계없이 Q0~Q3이 LOW로 설정됩니다(따라서 비동기식 클리어 기능을 제공합니다). 예측 캐리 기능은 카운터의 직렬 연결을 간소화합니다. 카운팅을 위해서는 CEP와 CET가 모두 HIGH여야 합니다. CET 입력은 터미널 카운트 출력(TC)을 활성화하기 위해 피드포워드됩니다. 이렇게 활성화된 TC 출력은 Q0의 HIGH 출력과 거의 동일한 지속 시간을 가진 HIGH 출력 펄스를 생성합니다. 이 펄스는 다음 캐스케이드 단계를 활성화하는 데 사용할 수 있습니다. 캐스케이드 카운터의 최대 클록 주파수는 다음 공식에 따라 CP에서 TC로의 전파 지연과 CEP에서 CP로의 설정 시간에 의해 결정됩니다.fmax=1/(tP(max)(CP에서 TC까지)+tSU(CEP에서 CP까지))입력단에는 클램프 다이오드가 포함되어 있습니다. 이를 통해 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT163은 내부 룩헤드 캐리 기능을 갖춘 동기식 프리셋 가능 바이너리 카운터입니다. 모든 플립플롭이 클록(CP)의 상승 에지에서 동시에 클럭킹되도록 설계되어 동기식 동작을 구현합니다. 카운터의 출력(Q0~Q3)은 HIGH 또는 LOW로 프리셋할 수 있습니다. 병렬 인에이블 입력(PE(—))이 LOW이면 카운팅 동작이 비활성화됩니다. 이 경우 데이터 입력(D0~D3)의 데이터가 클록의 상승 에지에서 카운터로 로드됩니다. 프리셋은 카운트 인에이블 입력(CEP 및 CET)의 레벨과 관계없이 수행됩니다. 마스터 리셋 입력(MR(—))이 LOW이면 클록 입력(CP)의 다음 상승 에지 후 Q0~Q3이 LOW로 설정됩니다. 이 동작은 입력 핀 PE(—), CET 및 CEP의 레벨과 관계없이 수행됩니다. 이러한 동기식 리셋 기능을 통해 설계자는 하나의 외부 NAND 게이트만으로 최대 카운트 값을 수정할 수 있습니다. 미리 예측하는 캐리 기능은 카운터의 직렬 연결을 간소화합니다. 카운트를 하려면 CEP와 CET 모두 HIGH여야 합니다. CET 입력은 터미널 카운트 출력(TC)을 활성화하기 위해 피드포워드됩니다. 이렇게 활성화된 TC 출력은 Q0의 HIGH 출력과 거의 동일한 지속 시간을 가진 HIGH 출력 펄스를 생성합니다. 이 펄스는 다음 직렬 연결된 단계를 활성화하는 데 사용할 수 있습니다. 입력에는 클램프 다이오드가 포함되어 있습니다. 이를 통해 전류 제한 저항을 사용하여 입력을 VCC 이상의 전압에 연결할 수 있습니다.CP에서 TC로의 전파 지연과 CEP에서 CP로의 설정 시간은 다음 공식에 따라 계단식 카운터의 최대 클록 주파수를 결정합니다.fmax=1/(tP(max)(CP에서 TC까지)+tSU(CEP에서 CP까지))

AiP74HC/HCT163은 내부 룩헤드 캐리 기능을 갖춘 동기식 프리셋 가능 바이너리 카운터입니다. 모든 플립플롭이 클록(CP)의 상승 에지에서 동시에 클럭킹되도록 설계되어 동기식 동작을 구현합니다. 카운터의 출력(Q0~Q3)은 HIGH 또는 LOW로 프리셋할 수 있습니다. 병렬 인에이블 입력(PE(—))이 LOW이면 카운팅 동작이 비활성화됩니다. 이 경우 데이터 입력(D0~D3)의 데이터가 클록의 상승 에지에서 카운터로 로드됩니다. 프리셋은 카운트 인에이블 입력(CEP 및 CET)의 레벨과 관계없이 수행됩니다. 마스터 리셋 입력(MR(—))이 LOW이면 클록 입력(CP)의 다음 상승 에지 후 Q0~Q3이 LOW로 설정됩니다. 이 동작은 입력 핀 PE(—), CET 및 CEP의 레벨과 관계없이 수행됩니다. 이러한 동기식 리셋 기능을 통해 설계자는 하나의 외부 NAND 게이트만으로 최대 카운트 값을 수정할 수 있습니다. 미리 예측하는 캐리 기능은 카운터의 직렬 연결을 간소화합니다. 카운트를 하려면 CEP와 CET 모두 HIGH여야 합니다. CET 입력은 터미널 카운트 출력(TC)을 활성화하기 위해 피드포워드됩니다. 이렇게 활성화된 TC 출력은 Q0의 HIGH 출력과 거의 동일한 지속 시간을 가진 HIGH 출력 펄스를 생성합니다. 이 펄스는 다음 직렬 연결된 단계를 활성화하는 데 사용할 수 있습니다. 입력에는 클램프 다이오드가 포함되어 있습니다. 이를 통해 전류 제한 저항을 사용하여 입력을 VCC 이상의 전압에 연결할 수 있습니다.CP에서 TC로의 전파 지연과 CEP에서 CP로의 설정 시간은 다음 공식에 따라 계단식 카운터의 최대 클록 주파수를 결정합니다.fmax=1/(tP(max)(CP에서 TC까지)+tSU(CEP에서 CP까지))

AiP74HC/HCT165는 8비트 직렬 또는 병렬 입력/직렬 출력 시프트 레지스터입니다. 이 장치는 직렬 데이터 입력(DS), 8개의 병렬 데이터 입력(D0~D7) 및 2개의 보완 직렬 출력(Q7 및 Q(-)7)을 갖추고 있습니다. 병렬 로드 입력(PL(-))이 LOW일 때 D0~D7의 데이터가 비동기적으로 시프트 레지스터에 로드됩니다. PL(-)이 HIGH일 때 데이터는 DS를 통해 직렬로 레지스터에 입력됩니다. 클록 활성화 입력(CE(-))이 LOW일 때 데이터는 CP 입력의 LOW-HIGH 전환 시에 시프트됩니다. CE(-)이 HIGH이면 CP 입력이 비활성화됩니다. 입력은 15V까지 과전압 내성을 갖습니다. 따라서 이 장치는 HIGH-LOW 레벨 시프트 애플리케이션에 사용할 수 있습니다.

AiP74HC/HCT165는 8비트 직렬 또는 병렬 입력/직렬 출력 시프트 레지스터입니다. 이 장치는 직렬 데이터 입력(DS), 8개의 병렬 데이터 입력(D0~D7) 및 2개의 보완 직렬 출력(Q7 및 Q(-)7)을 갖추고 있습니다. 병렬 로드 입력(PL(-))이 LOW일 때 D0~D7의 데이터가 비동기적으로 시프트 레지스터에 로드됩니다. PL(-)이 HIGH일 때 데이터는 DS를 통해 직렬로 레지스터에 입력됩니다. 클록 활성화 입력(CE(-))이 LOW일 때 데이터는 CP 입력의 LOW-HIGH 전환 시에 시프트됩니다. CE(-)이 HIGH이면 CP 입력이 비활성화됩니다. 입력은 15V까지 과전압 내성을 갖습니다. 따라서 이 장치는 HIGH-LOW 레벨 시프트 애플리케이션에 사용할 수 있습니다.

AiP74HC/HCT173은 쿼드 포지티브 에지 트리거 방식의 D형 플립플롭입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT173은 쿼드 포지티브 에지 트리거 방식의 D형 플립플롭입니다. 입력단에는 클램프 다이오드가 내장되어 있어 전류 제한 저항을 사용하여 입력단을 VCC 이상의 전압에 연결할 수 있습니다.

AiP74HC/HCT174는 개별 데이터 입력(Dn) 및 출력(Qn)을 갖춘 16진수 양의 에지 트리거 D형 플립플롭입니다.

AiP74HC/HCT174는 개별 데이터 입력(Dn) 및 출력(Qn)을 갖춘 16진수 양의 에지 트리거 D형 플립플롭입니다.

AiP74HC/HCT175는 개별 데이터 입력(Dn)과 보완 출력(Qn 및 )을 갖춘 쿼드 양의 에지 트리거 D형 플립플롭입니다.

AiP74HC/HCT175는 개별 데이터 입력(Dn)과 보완 출력(Qn 및 )을 갖춘 쿼드 양의 에지 트리거 D형 플립플롭입니다.

AiP74HC/HCT190은 비동기적으로 프리셋 가능한 업/다운 BCD 10진 카운터입니다. 이 제품에는 4개의 칩이 포함되어 있습니다.내부 게이팅 및 스티어링 로직을 갖춘 마스터/슬레이브 플립플롭은 비동기 프리셋 및 동기 카운트업/카운트다운 동작을 제공합니다.

AiP74HC/HCT190은 비동기적으로 프리셋 가능한 업/다운 BCD 10진 카운터입니다. 이 제품에는 4개의 칩이 포함되어 있습니다.내부 게이팅 및 스티어링 로직을 갖춘 마스터/슬레이브 플립플롭은 비동기 프리셋 및 동기 카운트업/카운트다운 동작을 제공합니다.

AiP74HC/HCT191은 비동기 프리셋 기능을 갖춘 4비트 바이너리 업/다운 카운터입니다. 내부 게이팅 및 스티어링 로직을 포함하는 4개의 마스터/슬레이브 플립플롭을 사용하여 비동기 프리셋과 동기 카운트업 및 카운트다운 동작을 제공합니다.

AiP74HC/HCT191은 비동기 프리셋 기능을 갖춘 4비트 바이너리 업/다운 카운터입니다. 내부 게이팅 및 스티어링 로직을 포함하는 4개의 마스터/슬레이브 플립플롭을 사용하여 비동기 프리셋과 동기 카운트업 및 카운트다운 동작을 제공합니다.

AiP74HC/HCT192는 동기식 BCD 업/다운 카운터입니다. CPU 및 CPD 클록이 각각 분리되어 있어 동작이 간편합니다. 출력은 각 클록 입력의 LOW-HIGH 전환에 따라 동기적으로 상태가 변경됩니다. CPD가 HIGH로 유지되는 동안 CPU 클록에 펄스가 가해지면 카운트 업이 작동하고, CPU가 HIGH로 유지되는 동안 CPD 클록에 펄스가 가해지면 카운트 다운이 작동합니다. 예측 가능한 동작을 보장하기 위해 한 번에 하나의 클록 입력만 HIGH로 유지될 수 있습니다. 비동기식 마스터 리셋 입력(MR)을 통해 언제든지 장치를 초기화할 수 있으며, 비동기식 병렬 로드 입력(PL(—))을 활성화하여 병렬로 로드할 수도 있습니다.

AiP74HC/HCT192는 동기식 BCD 업/다운 카운터입니다. CPU 및 CPD 클록이 각각 분리되어 있어 동작이 간편합니다. 출력은 각 클록 입력의 LOW-HIGH 전환에 따라 동기적으로 상태가 변경됩니다. CPD가 HIGH로 유지되는 동안 CPU 클록에 펄스가 가해지면 카운트 업이 작동하고, CPU가 HIGH로 유지되는 동안 CPD 클록에 펄스가 가해지면 카운트 다운이 작동합니다. 예측 가능한 동작을 보장하기 위해 한 번에 하나의 클록 입력만 HIGH로 유지될 수 있습니다. 비동기식 마스터 리셋 입력(MR)을 통해 언제든지 장치를 초기화할 수 있으며, 비동기식 병렬 로드 입력(PL(—))을 활성화하여 병렬로 로드할 수도 있습니다.

AiP74HC/HCT193은 4비트 동기식 바이너리 업/다운 카운터입니다. CPU 클록과 CPD 클록이 각각 분리되어 있어 동작이 간편합니다. 출력은 각 클록 입력의 LOW-HIGH 전환에 따라 동기적으로 상태가 변경됩니다. CPD가 HIGH로 유지되는 동안 CPU 클록에 펄스가 가해지면 카운트 업이 작동하고, CPU가 HIGH로 유지되는 동안 CPD 클록에 펄스가 가해지면 카운트 다운이 작동합니다.

AiP74HC/HCT193은 4비트 동기식 바이너리 업/다운 카운터입니다. CPU 클록과 CPD 클록이 각각 분리되어 있어 동작이 간편합니다. 출력은 각 클록 입력의 LOW-HIGH 전환에 따라 동기적으로 상태가 변경됩니다. CPD가 HIGH로 유지되는 동안 CPU 클록에 펄스가 가해지면 카운트 업이 작동하고, CPU가 HIGH로 유지되는 동안 CPD 클록에 펄스가 가해지면 카운트 다운이 작동합니다.

The AiP74HC/HCT194 is a 4-bit bidirectional universal shift register.